數(shù)字信號(hào)并行總線與串行總線(Parallel and Serial Bus)

雖然隨著技術(shù)的發(fā)展，現(xiàn)代的數(shù)字芯片已經(jīng)集成了越來(lái)越多的功能，但是對(duì)于稍微復(fù)雜  一點(diǎn)的系統(tǒng)來(lái)說(shuō)，很多時(shí)候單獨(dú)一個(gè)芯片很難完成所有的工作，這就需要和其他芯片配合起  來(lái)工作。比如現(xiàn)在的CPU的處理能力越來(lái)越強(qiáng)，很多CPU內(nèi)部甚至集成了顯示處理的功  能，但是仍然需要配合外部的內(nèi)存芯片來(lái)存儲(chǔ)臨時(shí)的數(shù)據(jù)，需要配合橋接芯片擴(kuò)展硬盤、 USB等接口；現(xiàn)代的FPGA內(nèi)部也可以集成CPU、DSP、RAM、高速收發(fā)器等，但有些  場(chǎng)合可能還需要配合用的DSP來(lái)進(jìn)一步提高浮點(diǎn)處理效率，配合額外的內(nèi)存芯片來(lái)擴(kuò)展  存儲(chǔ)空間，配合用的物理層芯片來(lái)擴(kuò)展網(wǎng)口、USB等，或者需要多片F(xiàn)PGA互連來(lái)提高處  理能力。所有這一切，都需要用到相應(yīng)的總線來(lái)實(shí)現(xiàn)多個(gè)數(shù)字芯片間的互連。如果我們把  各個(gè)功能芯片想象成人體的各個(gè)功能，總線就是血脈和經(jīng)絡(luò)，通過(guò)這些路徑，各個(gè)功能  模塊間才能進(jìn)行有效的數(shù)據(jù)交換和協(xié)同工作。 傳輸線對(duì)數(shù)字信號(hào)的影響；測(cè)量數(shù)字信號(hào)測(cè)試維修電話

反映的是一個(gè)5Gbps的信號(hào)經(jīng)過(guò)35英寸的FR-4板材傳輸后的眼圖，以及經(jīng)過(guò)CTLE均衡后對(duì)眼圖的改善。

FFE均衡的作用基本上類似于FIR(有限脈沖響應(yīng))濾波器，其方法是根據(jù)相鄰比特的電壓幅度的加權(quán)值進(jìn)行當(dāng)前比特幅度的修正，每個(gè)相鄰比特的加權(quán)系數(shù)直接和通道的沖激響應(yīng)有關(guān)。下面是一個(gè)三階FFE的數(shù)學(xué)描述：

e(t)=cor(t-(0Tp))+cir(t-(1Tp))+czr(t-(2Tp))

式中，e(t)為時(shí)間t時(shí)的電壓波形，是經(jīng)校正(或均衡)后的電壓波形；Tp為時(shí)間延遲(抽頭的時(shí)間延遲);r(t-nTp)為距離當(dāng)前時(shí)間n個(gè)抽頭延遲之前的波形，是未經(jīng)校正(或均衡)的波形；c,為校正系數(shù)(抽頭系數(shù))。 中國(guó)香港校準(zhǔn)數(shù)字信號(hào)測(cè)試數(shù)字此案好的上升時(shí)間（Rising Time）;

基本上可以看到數(shù)字信號(hào)的頻域分量大部分集中在1/7U,這個(gè)頻率以下，我們可以將這個(gè)頻率稱之為信號(hào)的帶寬，工程上可以近似為0.35/0,當(dāng)對(duì)設(shè)計(jì)要求嚴(yán)格的時(shí)候，也可近似為0.5/rro

也就是說(shuō)，疊加信號(hào)帶寬（0.35/。）以下的頻率分量基本上可以復(fù)現(xiàn)邊沿時(shí)間是tr的數(shù)字時(shí);域波形信號(hào)。這個(gè)頻率通常也叫作轉(zhuǎn)折頻率或截止頻率（Fknee或cutofffrequency）

*信號(hào)的能量大部分集中在信號(hào)帶寬以下，意味著我們?cè)诳紤]這個(gè)信號(hào)的傳輸效應(yīng)時(shí)，主要關(guān)注比較高頻率可以到信號(hào)的帶寬。

所以，假如在數(shù)字信號(hào)的傳輸過(guò)程中可以保證在信號(hào)的帶寬（0.35億）以下的頻率分量（模擬信號(hào)）經(jīng)過(guò)互連路徑的質(zhì)量，則我們可以保證接收到比較完整的數(shù)字信號(hào)。

然而，我們會(huì)在下面看到在考慮信號(hào)完整性問(wèn)題時(shí)由于傳輸路徑阻抗不連續(xù)對(duì)信號(hào)的反射，損耗隨頻率的增加而增加的特性等因素，這些頻率分量在傳輸時(shí)會(huì)有畸變，從而造成接收到的各個(gè)頻率的分量疊加在時(shí)并不能完全保證復(fù)現(xiàn)原有的時(shí)域的數(shù)字信號(hào)。

時(shí)間偏差的衡量方法。由于信號(hào)邊沿的時(shí)間偏差可能是由于各種因素造成的，有隨機(jī)的噪聲，還有確定性的干擾。所以這個(gè)時(shí)間偏差通常不是一個(gè)恒定值，而是有一定的統(tǒng)計(jì)分布，在不同的應(yīng)用場(chǎng)合這個(gè)測(cè)量的結(jié)果可能是用有效值(RMS)衡量，也可能是用峰-峰值(peak-peak)衡量，更復(fù)雜的場(chǎng)合還會(huì)對(duì)這個(gè)時(shí)間偏差的各個(gè)成分進(jìn)行分解和估計(jì)。因此抖動(dòng)的精確測(cè)量需要大量的樣本以及復(fù)雜的算法。對(duì)抖動(dòng)進(jìn)行衡量和測(cè)量時(shí)，需要特別注意的是，即使對(duì)于同一個(gè)信號(hào)，如果用不同的方法進(jìn)行衡量，得到的抖動(dòng)測(cè)量結(jié)果也可能不一樣，下面是幾種常用的抖動(dòng)測(cè)量項(xiàng)目。數(shù)字設(shè)備是由很多電路組成來(lái)實(shí)現(xiàn)一定的功能，系統(tǒng)中的各個(gè)部分通過(guò)數(shù)字信號(hào)的傳輸來(lái)進(jìn)行信息和數(shù)據(jù)的交互。

采用串行總線以后，就單根線來(lái)說(shuō)，由于上面要傳輸原來(lái)多根線傳輸?shù)臄?shù)據(jù)，所以其工作速率一般要比相應(yīng)的并行總線高很多。比如以前計(jì)算機(jī)上的擴(kuò)展槽上使用的PCI總線采用并行32位的數(shù)據(jù)線，每根數(shù)據(jù)線上的數(shù)據(jù)傳輸速率是33Mbps,演變到PCle(PCI-express)的串行版本后每根線上的數(shù)據(jù)速率至少是2.5Gbps(PCIel.0代標(biāo)準(zhǔn)),現(xiàn)在PCIe的數(shù)據(jù)速率已經(jīng)達(dá)到了16Gbps(PCIe4.0代標(biāo)準(zhǔn))或32Gbps(PCIe5.0代標(biāo)準(zhǔn))。采用串行總線的另一個(gè)好處是在提高數(shù)據(jù)傳輸速率的同時(shí)節(jié)省了布線空間，芯片的功耗也降低了，所以在現(xiàn)代的電子設(shè)備中，當(dāng)需要進(jìn)行高速數(shù)據(jù)傳輸時(shí)，使用串行總線的越來(lái)越多。

數(shù)據(jù)速率提高以后，對(duì)于阻抗匹配、線路損耗和抖動(dòng)的要求就更高，稍不注意就很容易產(chǎn)生信號(hào)質(zhì)量的問(wèn)題。圖1.10是一個(gè)典型的1Gbps的信號(hào)從發(fā)送端經(jīng)過(guò)芯片封裝、PCB、連接器、背板傳輸?shù)浇邮斩说男盘?hào)路徑，可以看到在發(fā)送端的接近理想的0、1跳變的數(shù)字信號(hào)到達(dá)接收端后由于高頻損耗、反射等的影響，信號(hào)波形已經(jīng)變得非常惡劣，所以串行總線的設(shè)計(jì)對(duì)于數(shù)字電路工程師來(lái)說(shuō)是一個(gè)很大的挑戰(zhàn)。 傳統(tǒng)的數(shù)字信號(hào)帶寬計(jì)算；中國(guó)澳門HDMI測(cè)試數(shù)字信號(hào)測(cè)試

示波器進(jìn)行數(shù)字信號(hào)的幅度測(cè)試；測(cè)量數(shù)字信號(hào)測(cè)試維修電話

采用并行總線的另外一個(gè)問(wèn)題在于總線的吞吐量很難持續(xù)提升。對(duì)于并行總線來(lái)說(shuō)， 其總線吞吐量=數(shù)據(jù)線位數(shù)×數(shù)據(jù)速率。我們可以通過(guò)提升數(shù)據(jù)線的位數(shù)來(lái)提高總線吞吐  量，也可以通過(guò)提升數(shù)據(jù)速率來(lái)提高總線吞吐量。以個(gè)人計(jì)算機(jī)中曾經(jīng)非常流行的PCI總  線為例，其**早推出時(shí)總線是32位的數(shù)據(jù)線，工作時(shí)鐘頻率是33MHz,其總線吞吐量=  32bit×33MHz;后來(lái)為了提升其總線吞吐量推出的PCI-X總線，把總線寬度擴(kuò)展到64位， 工作時(shí)鐘頻率比較高提升到133MHz,其總線吞吐量=64bit×133MHz。是PCI插槽  和PCI-X插槽的一個(gè)對(duì)比，可以看到PCI-X由于使用了更多的數(shù)據(jù)線，其插槽更長(zhǎng)。

但是隨著人們對(duì)于總線吞吐量要求的不斷提高，這種提升總線帶寬的方式遇到了瓶頸。首先由于芯片尺寸和布線空間的限制，64位數(shù)據(jù)寬度已經(jīng)幾乎是極限了。另外，這64根數(shù)據(jù)線共用一個(gè)采樣時(shí)鐘，為了保證所有的信號(hào)都滿足其建立保持時(shí)間的要求，在PCB上布線、換層、拐彎時(shí)需要保證精確等長(zhǎng)。而總線工作速率越高，對(duì)于各條線的等長(zhǎng)要求就越高，對(duì)于這么多根信號(hào)要實(shí)現(xiàn)等長(zhǎng)的布線是很難做到的。

用邏輯分析儀采集到的一個(gè)實(shí)際的8位總線的工作時(shí)序，可以看到在數(shù)據(jù)從0x00跳變到0xFF狀態(tài)過(guò)程中，這8根線實(shí)際并不是精確一起跳變的。 測(cè)量數(shù)字信號(hào)測(cè)試維修電話

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