要把并行的信號通過串行總線傳輸，一般需要對數據進行并/串轉換。為了進一步減少傳輸線的數量和提高傳輸距離，很多高速數據總線采用嵌入式時鐘和8b/10b的數據編碼方式。8b/10b編碼由于直流平衡、支持AC耦合、可嵌入時鐘信息、抗共模干擾能力強、編解碼結構相對簡單等優點，在很多高速的數字總線如FiberChannel、PCIe、SATA、USB3.0、DisplayPort、XAUI、RapidIO等接口上得到廣泛應用。圖1.20是一路串行的2.5Gbps的8b/10b編碼后的數據流以及相應的解碼結果，從中可以明顯看到解出的K28.5等控制碼以及相應的數據信息。數字信號的時鐘分配（Clock Distribution）;安徽數字信號測試

對于一個理想的方波信號，其上升沿是無限陡的，從頻域上看 它是由無限多的奇數次諧波構成的，因此一個理想方波可以認為是無限多奇次正弦諧波 的疊加。

但是對于真實的數字信號來說，其上升沿不是無限陡的，因此其高次諧波的能量會受到 限制。比如圖1.3是用同一個時鐘芯片分別產生的50MHz和250MHz的時鐘信號的頻 譜，我們可以看到雖然兩種情況下輸出時鐘頻率不一樣，但是信號的主要頻譜能量都集中在 5GHz以內，并不見得250MHz時鐘的頻譜分布就一定比50MHz時鐘的大5倍。 安徽數字信號測試數字信號幅度測試的定義；

這種并/串轉換方法由于不涉及信號的編解碼，結構簡單，效率較高，但是需要收發端進行精確的時鐘同步以控制信號的復用和解復用操作，因此需要專門的時鐘傳輸通道，而且串行信號上一旦出現比較大的抖動就會造成串/并轉換的錯誤。

因此，這種簡單的并/串轉換方式一般用于比較關注傳輸效率的芯片間的短距離互連或者一些光端機信號的傳輸中。另外，由于信號沒有經過任何編碼，信號中可能會出現比較長的連續的0或者連續的1,因此信號必須采用直流耦合方式，收發端一旦存在比較大的共模或地噪聲，會嚴重影響信號質量，因此這種并/串轉換方式用于電信號傳輸時或者傳輸速率不太高(通常<1Gbps),或者傳輸距離不太遠(通常<50cm)的場合。

簡單的去加重實現方法是把輸出信號延時一個或多個比特后乘以一個加權系數并和 原信號相加。一個實現4階去加重的簡單原理圖。

去加重方法實際上壓縮了信號直流電平的幅度，去加重的比例越大，信號直流電平被壓縮得越厲害，因此去加重的幅度在實際應用中一般很少超過-9.5dB。做完預加重或者去加重的信號，如果在信號的發送端(TX)直接觀察，并不是理想的眼圖。圖1.31所示是在發送端看到的一個帶-3.5dB預加重的10Gbps的信號眼圖，從中可以看到有明顯的“雙眼皮”現象。 幅度測量是數字信號常用的測量，也是很多其他參數側魯昂的基礎。

很多經典的處理器采用了并行的總線架構。比如大家熟知的51單片機就采用了8根并行數據線和16根地址線；CPU的鼻祖——Intel公司的8086微處理器——**初推出時具有16根并行數據線和16根地址線；

現在很多嵌入式系統中多使用的ARM處理器則大部分使用32根數據線以及若干根地址線。并行總線的比較大好處是總線的邏輯時序比較簡單，電路實現起來比較容易；但是缺點也是非常明顯的，比如并行總線的信號線數量非常多，會占用大量的引腳和布線空間，因此芯片和PCB的尺寸很難實現小型化，特別是如果要用電纜進行遠距離傳輸時，由于信號線的數量非常多，使得電纜變得非常昂貴和笨重。 數字信號的波形分析（Waveform Analysis）;安徽數字信號測試

波形參數測試室數字信號測試常用的測量方法，隨著數字信號速率的提高，波形參數的測量方法越來越不適用了。安徽數字信號測試

數字信號的時域和頻域

數字信號的頻率分量可以通過從時域到頻域的轉換中得到。首先我們要知道時域是真實世界，頻域是更好的用于做信號分析的一種數學手段，時域的數字信號可以通過傅里葉變換轉變為一個個頻率點的正弦波的。這些正弦波就是對應的數字信號的頻率分量。假如定義理想方波的邊沿時間為0,占空比50%的周期信號，其在傅里葉變換后各頻率分量振幅。

可見對于理想方波，其振幅頻譜對應的正弦波頻率是基頻的奇數倍頻(在50%的占空比下)。奇次諧波的幅度是按1"下降的(/是頻率)，也就是-20dB/dec(-20分貝每十倍頻)。 安徽數字信號測試

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