由于每對(duì)數(shù)據(jù)線(xiàn)和參考時(shí)鐘都是差分的，所以主  板的測(cè)試需要同時(shí)占用4個(gè)示波器通道，也就是在進(jìn)行PCIe4.0的主板測(cè)試時(shí)示波器能夠  4個(gè)通道同時(shí)工作且達(dá)到25GHz帶寬。而對(duì)于插卡的測(cè)試來(lái)說(shuō)，只需要把差分的數(shù)據(jù)通道  引入示波器進(jìn)行測(cè)試就可以了，示波器能夠2個(gè)通道同時(shí)工作并達(dá)到25GHz帶寬即可。 12展示了典型PCIe4.0的發(fā)射機(jī)信號(hào)質(zhì)量測(cè)試環(huán)境。無(wú)論是對(duì)于發(fā)射機(jī)測(cè)試，還是對(duì)于后面要介紹到的接收機(jī)容限測(cè)試來(lái)說(shuō)，在PCIe4.0 的TX端和RX端的測(cè)試中，都需要用到ISI板。ISI板上的Trace線(xiàn)有幾十對(duì)，每相鄰線(xiàn)對(duì) 間的插損相差0.5dB左右。由于測(cè)試中用戶(hù)使用的電纜、連接器的插損都可能會(huì)不一致， 所以需要通過(guò)配合合適的ISI線(xiàn)對(duì)，使得ISI板上的Trace線(xiàn)加上測(cè)試電纜、測(cè)試夾具、轉(zhuǎn)接  頭等模擬出來(lái)的整個(gè)測(cè)試鏈路的插損滿(mǎn)足測(cè)試要求。比如，對(duì)于插卡的測(cè)試來(lái)說(shuō)，對(duì)應(yīng)的主  板上的比較大鏈路損耗為20dB,所以ISI板上模擬的走線(xiàn)加上測(cè)試夾具、連接器、轉(zhuǎn)接頭、測(cè)  試電纜等的損耗應(yīng)該為15dB(另外5dB的主板上芯片的封裝損耗通過(guò)分析軟件進(jìn)行模擬)。 為了滿(mǎn)足這個(gè)要求，比較好的方法是使用矢量網(wǎng)絡(luò)分析儀(VNA)事先進(jìn)行鏈路標(biāo)定。為什么PCI-E3.0的一致性測(cè)試碼型和PCI-E2.0不一樣？PCI-E測(cè)試哪里買(mǎi)

隨著數(shù)據(jù)速率的提高，在發(fā)送端對(duì)信號(hào)高頻進(jìn)行補(bǔ)償還是不夠，于是PCIe3.0及 之后的標(biāo)準(zhǔn)中又規(guī)定在接收端(RX端)還要對(duì)信號(hào)做均衡(Equalization),從而對(duì)線(xiàn)路的損 耗進(jìn)行進(jìn)一步的補(bǔ)償。均衡電路的實(shí)現(xiàn)難度較大，以前主要用在通信設(shè)備的背板或長(zhǎng)電纜 傳輸?shù)膱?chǎng)合，近些年也逐漸開(kāi)始在計(jì)算機(jī)、消費(fèi)類(lèi)電子等領(lǐng)域應(yīng)用，比如USB3.0、SATA 6G、DDR5中也均采用了均衡技術(shù)。圖4 .4分別是PCIe3 .0和4 .0標(biāo)準(zhǔn)中對(duì)CTLE均衡器 的頻響特性的要求。可以看到，均衡器的強(qiáng)弱也有很多擋可選，在Link Training階段TX 和RX端會(huì)協(xié)商出一個(gè)比較好的組合(參考資料： PCI ExpressR Base Specification 4 .0)。通信PCI-E測(cè)試維修電話(huà)PCI-e 3.0簡(jiǎn)介及信號(hào)和協(xié)議測(cè)試方法；

雖然在編碼方式和芯片內(nèi)部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當(dāng)采用比較便宜的PCB板材時(shí)，就不得不適當(dāng)減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個(gè)連接器實(shí)現(xiàn)可靠信號(hào)傳輸。在PCle4.0的16Gbps速率下，整個(gè)16Gbps鏈路的損耗 需要控制在-28dB @8GHz以?xún)?nèi)，其中主板上芯片封裝、PCB/過(guò)孔走線(xiàn)、連接器的損耗總 預(yù)算為-20dB@8GHz,而插卡上芯片封裝、PCB/過(guò)孔走線(xiàn)的損耗總預(yù)算為-8dB@8GHz。

整個(gè)鏈路的長(zhǎng)度需要控制在12英寸以?xún)?nèi)，并且鏈路上只能有一個(gè)連接器。如果需要支持更 長(zhǎng)的傳輸距離或者鏈路上有更多的連接器，則需要在鏈路中插入Re-timer芯片對(duì)信號(hào)進(jìn)行 重新整形和中繼。圖4.6展示了典型的PCle4.0的鏈路模型以及鏈路損耗的預(yù)算，圖中各 個(gè)部分的鏈路預(yù)算對(duì)于設(shè)計(jì)和測(cè)試都非常重要，對(duì)于測(cè)試部分的影響后面會(huì)具體介紹。

·項(xiàng)目2.6Add-inCardLaneMarginingat16GT/s:驗(yàn)證插卡能通過(guò)LaneMargining功能反映接收到的信號(hào)質(zhì)量，針對(duì)16Gbps速率。·項(xiàng)目2.7SystemBoardTransmitterSignalQuality:驗(yàn)證主板發(fā)送信號(hào)質(zhì)量，針對(duì)2.5Gbps、5Gbps、8Gbps、16Gbps速率。·項(xiàng)目2.8SystemBoardTransmitterPresetTest:驗(yàn)證插卡發(fā)送信號(hào)的Preset值是否正確，針對(duì)8Gbps和16Gbps速率。·項(xiàng)目2.9SystemBoardTransmitterLinkEqualizationResponseTest:驗(yàn)證插卡對(duì)于鏈路協(xié)商的響應(yīng)時(shí)間，針對(duì)8Gbps和16Gbps速率。·項(xiàng)目2.10SystemLaneMarginingat16GT/s:驗(yàn)證主板能通過(guò)LaneMargining功能反映接收到的信號(hào)質(zhì)量，針對(duì)16Gbps速率。·項(xiàng)目2.11AddinCardReceiverLinkEqualizationTest:驗(yàn)證插卡在壓力信號(hào)下的接收機(jī)性能及誤碼率，要求可以和對(duì)端進(jìn)行鏈路協(xié)商并相應(yīng)調(diào)整對(duì)端的預(yù)加重，針對(duì)8Gbps和16Gbps速率。PCI-E 3.0及信號(hào)完整性測(cè)試方法;

在之前的PCIe規(guī)范中，都是假定PCIe芯片需要外部提供一個(gè)參考時(shí)鐘(RefClk),在這 種芯片的測(cè)試中也是需要使用一個(gè)低抖動(dòng)的時(shí)鐘源給被測(cè)件提供參考時(shí)鐘，并且只需要對(duì) 數(shù)據(jù)線(xiàn)進(jìn)行測(cè)試。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內(nèi)部提供的RefClk(被稱(chēng) 為Embeded RefClk)模式，這種情況下被測(cè)芯片有自己內(nèi)部生成的參考時(shí)鐘，但參考時(shí)鐘的 質(zhì)量不一定非常好，測(cè)試時(shí)需要把參考時(shí)鐘也引出，采用類(lèi)似于主板測(cè)試中的Dual-port測(cè) 試方法。如果被測(cè)芯片使用內(nèi)嵌參考時(shí)鐘且參考時(shí)鐘也無(wú)法引出，則意味著被測(cè)件工作在 SRIS(Separate Refclk Independent SSC)模式，需要另外的算法進(jìn)行特殊處理。使用PCI-E協(xié)議分析儀能不能直接告訴我總線(xiàn)上的協(xié)議錯(cuò)誤？PCI-E測(cè)試哪里買(mǎi)

PCI-E的信號(hào)測(cè)試中否一定要使用一致性測(cè)試碼型？PCI-E測(cè)試哪里買(mǎi)

當(dāng)鏈路速率不斷提升時(shí)，給接收端留的信號(hào)裕量會(huì)越來(lái)越小。比如PCIe4.0的規(guī)范中 定義，信號(hào)經(jīng)過(guò)物理鏈路傳輸?shù)竭_(dá)接收端，并經(jīng)均衡器調(diào)整以后的小眼高允許15mV,  小眼寬允許18.75ps,而PCIe5.0規(guī)范中允許的接收端小眼寬更是不到10ps。在這么小  的鏈路裕量下，必須仔細(xì)調(diào)整預(yù)加重和均衡器的設(shè)置才能得到比較好的誤碼率結(jié)果。但是，預(yù)  加重和均衡器的組合也越來(lái)越多。比如PCIe4.0中發(fā)送端有11種Preset(預(yù)加重的預(yù)設(shè)模  式),而接收端的均衡器允許CTLE在-6～ - 12dB范圍內(nèi)以1dB的分辨率調(diào)整，并且允許  2階DFE分別在±30mV和±20mV范圍內(nèi)調(diào)整。綜合考慮以上因素，實(shí)際情況下的預(yù)加  重和均衡器參數(shù)的組合可以達(dá)幾千種。PCI-E測(cè)試哪里買(mǎi)